ЗАКЛЮЧЕНИЕ

Диссертационная работа посвящена решению научно-технической задачи, заключающейся в разработке метода и алгоритма коммутации пакетов в матрич­ных мультипроцессорах с параллельно-конвейерной диспетчеризацией, а также коммутационного устройства на их основе, обеспечивающих повышение про­пускной способности и быстродействия устройства без увеличения его внутрен­ней скорости по отношению к скорости работы межмодульных каналов связи.

В ходе решения поставленной задачи получены следующие результаты.

1. Сформулирован метод коммутации пакетов в матричных мультипроцес­сорах, особенностью которого является параллельная загрузка пакетов из вход­ных буферов в матрицу регистров без ожидания полного освобождения матрицы от ранее загруженных пакетов, а также параллельно-конвейерная диспетчериза­ция пакетов из строк матрицы на соответствующие выходы коммутационного устройства с учетом времени пребывания пакетов в матрице регистров, причем при наличии нескольких пакетов с одинаковым максимальным временем пребы­вания осуществляется равновероятный выбор одного из них.

2. Разработан аппаратно-ориентированный алгоритм коммутации пакетов в матричных мультипроцессорах, в основе которого лежит описание множества па­кетов, находящихся в матрице регистров в данном такте работы устройства, взвешенным графом совместности, ребра которого отражают возможность одно­временной выдачи пакетов на выходы устройства, а веса вершин учитывают вре­мя нахождения пакетов в матрице регистров, и выбор множества пакетов, подле­жащих выдаче, путем выделения клики графа совместности, обладающей наибольшим весом.

3. Теоретически доказано, что использование параллельно-конвейерной диспетчеризации пакетов с учетом времени их обработки ведет к сокращению среднего времени прохождения пакета через коммутационное устройство более чем на 41% за счет существенного увеличения средней загрузки матрицы реги­стров.

способность разработанного устройства составляет около 0.78 для всех практиче­ски значимых случаев, что превосходит пропускную способность коммутаторов с простыми входными FIFO-буферами без выходной буферизации не менее, чем на 21.9%.

4. На основе имитационного моделирования установлено, что применение разработанного метода обеспечивает сокращение среднего времени прохождения пакетов через коммутационное устройство до 5 раз и повышение пропускной спо­собности устройства на 1.2-3.8% по сравнению с известными коммутаторами с буферизованным переключателем при больших значениях интенсивности входя­щих потоков пакетов, что позволяет существенно снизить коммуникационные из­держки при реализации параллельных программ в мультипроцессорах, требую­щих постоянного межпроцессорного обмена данными.

5. Разработана структурно-функциональная организация устройства комму­тации с параллельно-конвейерной диспетчеризацией пакетов, включающая мно­жество параллельно работающих счетчиков времени пребывания пакетов в мат­рице регистров, а также узлы анализа соотношения времен пребывания пакетов и построчного выбора пакетов с максимальным временем пребывания, особенно­стью которой является работа коммутирующей части устройства на единой часто­те с внешними каналами связи, что отличает ее от известных решений коммута­торов, основанных на механизме виртуальных выходных очередей. Доказана реа­лизуемость устройства на современной элементной базе во всех практически зна­чимых случаях.

Проведенные исследования показали, что использование параллельно­конвейерной диспетчеризации пакетов с учетом времени их нахождения в матри­це регистров обусловливает повышение пропускной способности коммутацион­ного устройства и сокращение времени ретрансляции пакетов по сравнению с из­вестными аналогами, что объясняется увеличением средней загрузки матрицы ре­гистров. Тем не менее, достигнутая загрузка существенно меньше единицы, что дает основания рассчитывать на возможность дальнейшего совершенствования механизма диспетчеризации и, как следствие, последующего улучшения скорост­

ных характеристик устройства. В особенности, необходимость такого улучшения очевидна в области малых значений числа входов/выходов устройства, где пред­ложенный подход обеспечивает минимальную пропускную способность. Повы­шение загрузки матрицы регистров возможно, прежде всего, за счет снижения ве­роятности блокировки пакетов в головных регистрах входных буферов (HOL blocking), что, по-видимому, может быть достигнуто путем соответствующей ре­организации матрицы регистров и механизма диспетчеризации пакетов. Сказан­ное определяет перспективы дальнейших научных исследований в рамках тема­тики диссертационной работы.