СПИСОК ЛИТЕРАТУРЫ

1. Андреев А.М., Можаров Г.П., Сюзев В.В. Многопроцессорные вычисли­тельные системы: теоретический анализ, математические модели и применение: учеб. Пособие. - М.: Изд-во МГТУ им.

2. Беляев Ю.В. Параллельно-последовательный коммутатор для систем па­раллельной и распределенной обработки данных: автореферат дис. ... к-та техн. наук. Курск, 2003. 17 с.

3. Воеводин В.В., Воеводин Вл.В. Параллельные вычисления. - СПб.: БХВ- Петербург, 2002. - 608 с.

4. Градштейн И.С., Рыжик И.М. Таблицы интегралов, сумм, рядов и произ­ведений. 4-е изд. - М.: Физматгиз, 1963. - 1100 с.

5. Елизаров Г.С., Корнеев В.В., Тарасов И.Е., Советов П.Н. Основные тен­денции развития архитектур специализированных многоядерных процессоров // Известия высших учебных заведений. Электроника. 2018. Т. 23. № 2. С. 161-172.

6. Емельянов С.Г., Зотов И.В., Титов В.С. Архитектура параллельных логи­ческих мультиконтроллеров. - М.: Высшая школа, 2009. - 233 с.

7. Зотов, И.В. Визуальная среда для имитационного моделирования комму­таторов и коммуникационных сетей / Перспективы развития систем управления оружием: сборник докладов IV научно-практической конференции, Курск, 19-20 сентября 2007 г. М.: Изд-во «Бедретдинов и Ко», 2007. С. 71-82.

8. Зотов И.В., Мохаммед А.Д. Коммутационное устройство с параллельно­конвейерной диспетчеризацией пакетов для матричных мультипроцессоров / Научный форум: Технические и физико-математические науки: сб. ст. по матери­алам XXVI Международной научно-практической конференции (12-14 августа 2019 г.). - № 7(26). - М., Изд-во «МЦНО», 2019. С. 19-27.

9. И.В. Зотов, Мохаммед А.Д. Коммутационный процессор с параллельно- конвейерно-параллельной обработкой пакетов / «ИСТ-2019» (20 мая 2019 г.). - Курск: ЗАО «Университетская книга», 2019 г. С. 6-8.

10.Зотов И.В., Мохаммед Ажмаль. Метод параллельно-конвейерно­параллельной коммутации пакетов для матричных мультипроцессоров // Известия Юго-Западного государственного университета.

11. Зотов И.В., Мохаммед А.Д. Параллельно-конвейерно-параллельный коммутатор для матричных СБИС-мультипроцессоров / Наука сегодня: вызовы и решения: Материалы Международной научно-практической конференции (30 ян­варя 2019 года) - Вологда: ООО «Маркер», 2019. С. 19-21.

12.Зотов, И.В. Теоретические основы синтеза схем быстродействующих устройств распределенной децентрализованной координации параллельных мик­ропрограмм в мультиконтроллерах: дис. ... д-ра техн. наук: 05.13.05: защищена 07.12.06: утв. 15.03.07 / Зотов Игорь Валерьевич. Курск, 2007. 383 с.

13.Зотов И.В., Шаршов А.В., Мохаммед А.Д. Алгоритм отказоустойчивой маршрутизации пакетов с динамической модификацией направлений передачи для матричных СБИС-систем // Информационно-измерительные и управляющие системы. 2017. Т.15. №5. С. 17-23.

14. Каляев И.А., Дордопуло А.И., Левин И.И., Федоров А.М. Развитие оте­чественных многокристальных реконфигурируемых вычислительных систем: от воздушного к жидкостному охлаждению // Труды СПИИРАН. 2017. № 1 (50). С. 5-31.

15. Каравай М.Ф., Подлазов В.С. Расширенный обобщенный гиперкуб как отказоустойчивая системная сеть для многопроцессорных систем / Управление большими системами: сборник трудов. 2013. № 45. С. 344-371.

16. Корнеев, В.В. Вычислительные системы / В.В. Корнеев. - М.: Гелиос АРВ, 2004. - 512 с.

17. Кремер, Н.Ш. Теория вероятности и математическая статистика [Текст]: Учеб. для вузов - 3-е изд. перераб. и доп. - М.: «ЮНИТИДАНА», 2004. - 573 с.

18. Крикунов О.В. и др. Коммутационный процессор с параллельно­конвейерной обработкой сообщений // Телекоммуникации. 2006. №10. С. 11-16.

19. Мохаммед А.Д., Зотов И.В. Алгоритм параллельно-конвейерно­параллельной коммутации пакетов в матричных мультипроцессорах / Интеллек­туальные информационные системы: тенденции, проблемы, перспективы: Мате­риалы докладов VI всероссийской очной научно-практической конференции «ИИС-2018» (23 ноября 2018 года) - Курск: ЗАО «Университетская книга», 2018.

20. Мохаммед А.Д., Зотов И.В. Исследование пропускной способности па­раллельно-конвейерно-параллельного коммутационного устройства // Телеком­муникации. 2019. №6. С. 2-9.

21. Мохаммед А.Д., Зотов И.В., Передельский Г.И. Метод и алгоритм парал­лельно-конвейерно-параллельной коммутации пакетов в мультипроцессорах // Известия ВУЗов. Приборостроение. 2019. Т.62, №6. С. 524-533.

22. Мохаммед А.Д. Метод и устройство параллельно-конвейерно­параллельной коммутации пакетов для матричных мультипроцессоров / Интел­лектуальные информационные системы: тенденции, проблемы, перспективы: Ма­териалы докладов VI всероссийской очной научно-практической конференции «ИИС-2018» (23 ноября 2018 года) - Курск: ЗАО «Университетская книга», 2018. С. 125-129.

23. Новоселов С.И. Специальный курс элементарной алгебры. - М.: Высшая школа, 1962. - 564 с.

24. Пат. №2103729 Рос. Федерация. Матричный коммутатор / Ерохин А.В., Фрадкин Б.Г., Левин И.И., Рыжих О.А.; опубл. 27.01.98.

25. Пат. №2134448 Рос. Федерация. Однородная вычислительная среда с двуслойной программируемой структурой / Бачериков Г.И., Геворкян В.И., Кро­хин В.М.; опубл. 10.08.99.

26. Пат. №2168204 Рос. Федерация. Модуль матричного коммутатора / По­пов К.А., Зотов И.В., Титов В.С.; опубл. 27.05.01.

27. Пат. №2168755 Рос. Федерация. Модуль матричной коммуникационной сети / Зотов И.В.; опубл. 10.06.01.

28. Пат. №2178584 Рос. Федерация. Модуль коммуникационной сети, пред­назначенный для передачи сообщений, обмена сообщениями и организации веща­тельных режимов обмена сообщениями / Беляев Ю.В., Зотов И.В.; опубл. 20.01.02.

29. Пат. №2194302 Рос. Федерация. Ячейка матричного коммутатора с пото­ковой настройкой / Карандин В.Н., Морозов А.В., Нежурина М.И., Щербина И.Е.; опубл. 10.12.02.

30. Пат. №2222044 Рос. Федерация. Модуль для ретрансляции сообщений в коммутационной структуре / Беляев Ю.В., Анпилогов Е.Г., Зотов И.В.; опубл. 20.01.04.

31. Пат. №2249848 Рос. Федерация. Модуль для передачи и вещания сооб­щений в матричном коммутаторе / Анпилогов Е.Г., Беляев Ю.В., Зотов И.В.; опубл.

32. Пат. №2249849 Рос. Федерация. Модуль для обмена сообщениями / Ива­нов А.А., Анпилогов Е.Г., Зотов И.В. [и др.]; опубл. 10.04.05.

33. Пат. №2251792 Рос. Федерация. Матричный коммутатор с программиру­емой логикой / Жила В.В., Осовский А.В., Кутузов Д.В.; опубл. 10.05.05.

34. Пат. N5151996 США. Multi-dimensional message transfer router / Hillis W.D. (США); опубл. 29.09.92.

35. Пат. N5333279 США. Self-timed mesh routing chip with data broadcasting / Dunning D. (США); опубл. 26.07.94.

36. Пат. N7058062 США. Packet switching system having self-routing switches / Tanabe S., Suzuki T., Gohara S. [et al.] (Япония); опубл. 06.06.06.

37. Пат. N7080156 США. Message routing in a torus interconnect / Lee W.S., Talagala N., Chong F. (Jr.) [et al.] (США); опубл. 18.07.06.

38. Пат. N7852866 США. Low Complexity Scheduling Algorithm for a Buffered Crossbar Switch with 100% Throughput / H.J. Chao, S.S. Panwar, Y. Shen (США); опубл. 14.12.10.

39. Пат. N8006025 США. Architecture for an Output Buffered Switch with Input Groups / W. Olesinski, H. Eberle, N. Gura (США); опубл. 23.08.11.

40. Пат. N8352669 США. Buffered Crossbar Switch System / E. Wu, T. Zhou, S. Pollok (США); опубл. 08.01.13.

41. Пат. N8379658 США. Deferred Queuing in a Buffered Switch / S.G. Schmidt, A.G. Tornetta, H.V. Paul, H.J. Gonzalez (США); опубл. 19.02.13.

42. Пат. N8531943 США. Mesh Network / A. Olofsson (США); опубл. 10.09.13.

43. Пат. N8656141 США. Architecture and Programming in a Parallel Processing Environment with Switch-Interconnected Processors / A. Agarwal (США); опубл. 18.02.14.

44. Пат. N8737414 США. Scheduling, Including Distributed Scheduling, for a Buffered Crossbar Switch / S. Ye, Y. Shen, S.S. Panwar (США); опубл. 27.05.14.

45. Пат. N9275002 США. Tile-Based Processor Architecture Model for High- Efficiency Embedded Homogeneous Multicore Platforms / P. Manet, B. Rousseau (Бельгия); опубл. 01.03.16.

46. Пат. N10218625 США. Method and Apparatus for Alleviating Congestion at a Switch, Such as a Shallow Buffered Switch / H.J.

47. Пат. заявка N2010/0281236 США. Apparatus and Method for Transferring Data within a Vector Processor / S.S. Rakib, M. Ahmed, M. Schaub (США); опубл. 04.11.10.

48. Пат. заявка N2014/0006714 США. Scalable Coherence for Multi-Core Pro­cessors / N. Cherukuri, M. Azimi (США); опубл. 02.01.14.

49. Подлазов B.C. Обобщенные кросскольца - мультикольца с уменьшенной степенью узла // Автоматика и телемеханика. 2007. № 1. С. 175-186.

50. Подлазов В.С. Расширенное мультикольцо с диаметром 2 // Проблемы управления. 2015. № 4. С. 35-40.

51. Подлазов В.С., Соколов В.В. Однокаскадные коммутаторы большой раз­мерности для многопроцессорных и многомашинных вычислительных систем // Проблемы управления. 2006. № 6. С. 19-24.

52. Свидетельство о регистрации программы для ЭВМ №2006610308. Биб­лиотека классов для имитационного моделирования коммуникационных сетей / Э.И.Ватутин, И.В.Зотов (РФ). - М.: РосПатент; заявлено 22.10.05; дата регистра­ции 16.01.06.

53. Свидетельство о регистрации программы для ЭВМ №2007611310. Визу­альная среда имитационного моделирования VisualQChart / И.В. Зотов и др. (РФ). - М.: РосПатент; заявлено 13.02.07; дата регистрации 27.03.07.

54. Советов Б.Я., Яковлев С.А. Моделирование систем: учеб. пособие. - М.: Высшая школа, 2019. - 343 с.

55. Сусин П.В., Беляев Ю.В., Зотов И.В. Коммутатор с двойными кольцевы­ми распределенными выходными очередями / Системы управления и информаци­онными технологии / Межвузовский сборник научных трудов. Выпуск 9. - Воро­неж: Центрально-Черноземное книжное издательство, 2002. - С.70-75.

56. Сусин П.В., Зотов И.В., Титов В.С. Матричная коммутационная сеть для организации взаимодействия параллельной системы логического управления с коллективом объектов / Материалы 4-й Международной научно-технической конференции «Новые информационные технологии и системы», Пенза, ПГУ, 2000. - С. 94-95.

57. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2010.

58. Хорошевский В.Г. Архитектура вычислительных систем: Учеб. пособие. 2-е изд., перераб. и доп. M.: Изд-во МГТУ им. Н.Э. Баумана, 2008. - 520 с.

59. В. Agrawal. Generalized Hypercube and Hyperbus Structures for a Computer Network // IEEE Trans. Comput., Vol. C-33, no. 4, pp. 323-333. 1984.

60. Y. Ajima, S. Sumimoto, T. Shimizu. Tofu: A 6D Mesh/Torus Interconnect for Exascale Computers // Computer, Vol. 42, pp. 36-40, 2009.

61. Al-Azzeh J.S., Mohammed A.G., Zotov I.V. A parallel pipelined packet switch architecture for mesh-connected multiprocessors with independently routed flits // Jordanian Journal of Computers and Information Technology. Vol. 05. No. 02. pp. 146-162. Aug. 2019.

62. T. Anderson, S.S. Owicki, J.B. Saxe, C.P. Thacker. High-Speed Switch Scheduling for Local-Area Networks // ACM Trans. Comput. Syst., Vol. 11, no. 4, pp. 319-352, 1993.

63. L. Benini, G. De Micheli G. Networks on chips: a paradigm // IEEE Transac­tions on Computers, Vol. 35, no. 1, pp. 70-78, 2002.

64. T. Bjerregaard, S. Mahadevan. A survey of research and practices of network­on-chip // ACM Computing Surveys, Vol. 38, no 1, pp. 1-51, 2006.

65. J. M. Camara, M. Moreto [et al]. Twisted Torus Topologies for Enhanced In­terconnection Networks // IEEE Trans. Parallel Distrib. Syst., Vol. 21, no. 12, pp. 1765­1778, 2010.

66. C.-S. Chang, D.-S. Lee, C.-Y. Yue. Providing Guaranteed Rate Services in the Load Balanced Birkhoff-Von Neumann Switches // IEEE/ACM Trans. Networking, Vol. 14, no. 3, pp. 644-656, 2006.

67. D. Chen [et al.] Looking under the hood of the IBM Blue Gene/Q network / in Proc. of the International Conference on High Performance Computing, Networking, Storage and Analysis, ser. SC '12. Los Alamitos, CA, USA: IEEE Computer Society Press, 2012, pp. 69:1-69:12.

68. D. Chen [et al.] The IBM Blue Gene/Q interconnection network and message unit / in Proc. of 2011 International Conference for High Performance Computing, Networking, Storage and Analysis, ser. SC '11. New York, NY, USA: ACM, 2011, pp. 26:1-26:10.

69. D.X. Chen, J.W. Mark. SCOQ: A Fast Packet Switch with Shared Concentra­tion and Output Queueing // IEEE/ACM Trans. Networking, Vol. 1, no. 1, pp. 142-151. 1993.

70. G. Chen, M.A. Anders [et al]. A 340 mV-to-0.9 V 20.2 Tb/s Source- Synchronous Hybrid Packet/Circuit-Switched 16?16 Network-On-Chip in 22 nm Tri­Gate CMOS // IEEE J. Solid-St. Circ., Vol. 50, no. 1, pp. 59-67, 2015.

71. M. Chen, N.D. Georganas, O.W.W. Yang. A Fast Algorithm for Multi- Channel/Port Traffic Assignment / Proc. IEEE Supercom/ICC ‘94, 1-5 May 1994, pp. 96-100.

72. C.-S. Chang, D.-S. Lee, Y.-S. Jou. Load Balanced Birkhoff-Von Neumann Switches, part I: One-stage buffering // Comput. Commun., Vol. 25, no. 6, pp. 611-622, 2002.

73. J. Chao. Saturn: A Terabit Packet Switch Using Dual Round Robin // IEEE Commun. Mag., Vol. 38, no. 12, pp. 78-84, Dec. 2000.

74. Y. Chen. Cell Switched Network-On-Chip-Candidate for Billion-Transistor System-On-Chips / 2006 IEEE Int’l SOC Conf., 2006. pp. 57-60.

75.5. -T. Chuang, A. Goel, N. McKeown, B. Prabhakar. Matching Output Queue­ing with a Combined Input/Output-Queued Switch // IEEE J. Sel. Areas Commun., Vol. 17, no. 6, pp. 1030-1039, 1999.

76. J.P. Coudreuse, M. Servel. Prelude: An Asynchronous Time-Division Switched Network / Proc. IEEE Int’l Conf. Commun. '87, 1987, vol.2. pp. 769-773.

77. L. Deng, W.S. Wong [et al]. Delay-Constrained Input-Queued Switch // IEEE J. Selected Areas Commun., Vol. 36, no. 11, pp. 2464-2474, 2018.

78. Z. Dong, R. Rojas-Cessa, E. Oki. Buffered Clos-Network Packet Switch with Per-Output Flow Queues // Electronics Letters, Vol. 47, no. 1, pp. 32-34, 2011.

79.5. Durkovic, Z. Cica. Birkhoff-Von Neumann Switch Based on Greedy Scheduling // IEEE Comput. Archit. Letters, Vol. 17, no. 1, pp. 13-16, 2018.

80. N. Endo, Т. Kozaki, Т. Ohuchi, H. Kuwahara, S. Gohara. Shared Buffer Memory Switch for an ATM Exchange // IEEE Trans. Commun., Vol. 41, no. 1, pp. 237-245, Jan. 1993.

81. M. FallahRad, A. Patooghy, H. Ziaeeziabari, E. Taheri. CirKet: A Perfor­mance Efficient Hybrid Switching Mechanism for NoC Architectures / 2016 Euromicro Conference on Digital System Design (DSD), 31 Aug.-2 Sept. 2016, pp. 123-130.

82. C. Fallin, X. Yu, G. Nazario, O. Mutlu. A High-Performance Hierarchical Ring On-Chip Interconnect with Low-Cost Routers / SAFARI Technical Report No. 2011-007 (September 6, 2011). 21 p.

83. M.H. Foroozannejad, M. Hashemi [et al]. Time-Scalable Mapping for Circuit- Switched GALS Chip Multiprocessor Platforms // IEEE Trans. Computer-Aided Design of Integr. Circ. and Syst., Vol. 33, no. 5, pp. 752-762, 2014.

84. Y. Ganjali, A. Keshavarzian, D. Shah. Cell Switching Versus Packet Switch­ing in Input-Queued Switches // IEEE/ACM Trans. Networking. Vol. 13, no. 4, pp. 782­789, 2005.

85. S. Goodman. Hypertree: A Multiprocessor Interconnection Topology // IEEE Trans. Comput., Vol. C-30, no. 12, pp. 923-933, 1981.

86. M. Han, Y. Kim. Unpredictable 16 Bits LFSR-Based True Random Number Generator / 2017 International SoC Design Conference (ISOCC), 5-8 Nov. 2017, pp. 284-285.

87. J. Howard, S. Dighe [et al]. A 48-Core IA-32 Processor in 45 nm CMOS Us­ing On-Die Message-Passing and DVFS for Performance and Power Scaling // IEEE J. Solid-State Circ., Vol. 46, no. 1, pp. 173-183, Jan. 2011.

88. B. Hu, K.L. Yeung. Feedback-Based Scheduling for Load Balanced Two- Stage Switches // IEEE/ACM Trans. Networking, Vol. 18, no. 4, pp. 1077-1090, 2010.

89. B. Hu, K. L. Yeung, Q. Zhou, C. He. On Iterative Scheduling for Input- Queued Switches with a Speedup of 2-1/N // IEEE/ACM Trans. Networking, Vol. 24, no. 6, pp. 3565-3577, 2016.

90. A. Huang, S. Knauer. Starlite: A Wideband Digital Switch / Proc. GLOBECOM ‘84, 26-29 November 1984, pp. 121-125.

91.Intel Xeon W-3175X Processor Available: Powerhouse Built for the Most Demanding Professional Applications / News Byte, Jan. 30, 2019. URL: https://newsroom.intel.com/news/intel-xeon-w-3175x-processor-available/#gs.shox2m(дата обращения: 30.07.2019).

92. A.A. Jerraya, W. Wolf. Multiprocessor Systems-on-Chips. - San Francisco: Elsevier Inc., 2005. - 608 p.

93. K. Kang, K.-J. Park, L. Sha, Q. Wang. Design of a Crossbar VOQ Real-Time Switch with Clock-Driven Scheduling for a Guaranteed Delay Bound // Real-Time Sys­tems, Vol. 49. no. 1, pp. 117-135, 2013.

94. M. Karol, M. Hluchyj, S. Morgan. Input Versus Output Queueing on a Space­Division Packet Switch // IEEE Trans. Commun., Vol. 35, no. 12, pp. 1347-1356, 1987.

95. M. Karol, M. Hluchyj. Queueing in high-performance packet switching // IEEE J. Select. Areas Commun., Vol. 6, no. 12, pp. 1587-1597, Dec. 1988.

96. H.-I. Lee, S.-W. Seo. Matching Output Queueing with A Multiple In- put/Output-Queued Switch // IEEE/ACM Trans. Networking, Vol. 14, no. 1, pp. 121­132, 2006.

97. J. Lee, C. Nicopoulos, S.J. Park, M. Swaminathan, J. Kim. Do we need wide flits in Networks-On-Chip? / 2013 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 5-7 Aug. 2013, pp. 2-7.

98. C.E. Leiserson. Fat-Trees: Universal Networks for Hardware-Efficient Super­computing // IEEE Trans. Comput., Vol. C-34, no. 10, pp. 892-901, 1985.

99. M. Lin, N. McKeown. The Throughput of a Buffered Crossbar Switch // IEEE Commun. Let., Vol. 9, no. 5, pp. 465-467, 2005.

100. K. Li, Y. Mu, K. Li, G. Min. Exchanged Crossed Cube: A Novel Intercon­nection Network for Parallel Computation // IEEE Trans. Parallel Distrib. Syst., Vol. 24, no. 11, pp. 2211-2219, 2013.

101. S. Liu, A. Jantsch, Z. Lu. Analysis and Evaluation of Circuit Switched NoC and Packet Switched NoC / 2013 Euromicro Conference on Digital System Design, 4-6 Sept. 2013, pp. 21-28.

102. P. Lotfi-Kamran, M. Modarressi, H. Sarbazi-Azad. An Efficient Hybrid- Switched Network-On-Chip for Chip Multiprocessors // IEEE Trans. Comput., Vol. 65, no. 5, pp. 1656-1662, 2016.

103. A. Mazloumi, M. Modarressi. A Hybrid Packet/Circuit-Switched Router to Accelerate Memory Access in NoC-Based Chip Multiprocessor / 2015 Design, Automa­tion & Test in Europe Conference & Exhibition (DATE), 2015, pp. 908-911.

104. M. McKeown, Y. Fu [et al]. Piton: A Manycore Processor for Multitenant Clouds // IEEE Micro, Vol. 37, no. 2, pp. 70-80, Mar.-Apr. 2017.

105. N. McKeown, V. Anantharam, J. Walrand. Achieving 100% Throughput in an Input-Queued Switch / in Proc. 15th IEEE INFOCOM, San Francisco, CA, USA, Mar. 1996, pp. 296-302.

106. N. McKeown. The iSLIP Scheduling Algorithm for Input-Queued Switches // IEEE/ACM Trans. Networking, Vol. 7, no. 2, pp. 188-201, 1999.

107. S. Misra, S. Goswami. Network Routing: Fundamentals, Applications, and Emerging Technologies. - John Wiley & Sons, Inc., 2017. - 536 p.

108. S. Mneimneh. Matching from the First Iteration: An Iterative Switching Algorithm for an Input Queued Switch // IEEE/ACM Trans. Networking, Vol. 16, no. 1, pp. 206-217, Feb. 2008.

109. M. Nabeshima. Performance Evaluation of a Combined Input- and Crosspoint-Queued Switch // IEICE Trans. Commun., Vol. E83-B, pp. 737-741, 2000.

110. M.J. Neely, E. Modiano, Y.-S. Cheng. Logarithmic Delay for NxN Packet Switches Under the Crossbar Constraint // IEEE/ACM Trans. Networking, Vol. 15. no. 3, pp. 657-668, 2007.

111. L.M. Ni, P.K. McKinley.A Survey of Wormhole Routing Techniques inDirect Networks// IEEEComputer, Vol. 26, Issue 2, pp. 62-76, 1993.

112. A. Olofsson. Epiphany-V: A 1024 Processor 64-bit RISC System-on-Chip / Adapteva, Inc. URL:https://www.parallella.org/docs/e5_1024core_soc.pdf(дата об­ращения: 24.07.2019).

113. C. Panem, R.S. Gad, U.V. Rane, V.R. Gad. Evaluation of 3D & 4D Two Layer Mesh NoC for Fault Tolerance over Combinations of Vertical Channel / 2018 In­ternational Conference on Current Trends towards Converging Technologies (IC- CTCT), 1-3 March 2018, pp. 1-7.

114. R. Poovendran, S. Muniraj, A. Nandakumar. On Chip Implementation of Packet Switched Network [Text] // IOSR Journal of Electronics and Communication Engineering (IOSR-JECE), Vol. 9, Issue 2, pp. 38-42, 2014.

115. A. Psarras, J. Lee, P. Mattheakis, C. Nicopoulos, G. Dimitrakopoulos. A Low-Power Network-On-Chip Architecture for Tile-Based Chip Multi-Processors / 2016 International Great Lakes Symposium on VLSI (GLSVLSI), 18-20 May 2016, pp. 335-340.

116. Z. Qian, S.M. Abbas, C.-Y. Tsui. FSNoC: A Flit-Level Speedup Scheme for Network on-Chips Using Self-Reconfigurable Bidirectional Channels // IEEE Trans. Very Large Scale Integr. (VLSI) Syst., Vol. 23, no. 9, pp. 1854-1867, Sept. 2015.

117. Y. Shen, S.S. Panwar, H.J. Chao. SQUID: A Practical 100% Throughput Scheduler for Crosspoint Buffered Switches // IEEE/ACM Trans. Networking, Vol. 18, no. 4, pp. 1119-1131, 2010.

118. O.T. Sule, R. Rojas-Cessa, Z. Dong, C.-B. Lin. A Split-Central-Buffered Load-Balancing Clos-Network Switch with In-Order Forwarding // IEEE/ACM Trans. Networking, Vol. 27, no. 2, pp. 467-476, April 2019.

119. C. Sun, L. Chang, R.P. Dick. Three-dimensional multiprocessor system-on- chip thermal optimization / 5th IEEE/ACM international conference on hard- ware/software codesign and system synthesis. 30 September -3 October, 2007. pp. 117­122.

120. Y. Tamir, G. Frazier. High Performance Multi-Queue Buffers for VLSI Communication Switches / Proc. 15th Annu. Symp. Comput. Archit., June 1988, pp. 343-354.

121. ThunderX2 ® CN99XX Product Brief / Cavium, Inc., 2018. URL: https://www.marvell.com/documents/cmvd78bk8mesogdusz6t/(дата обращения: 30.07.2019).

122. Tile Processor Architecture Overview for the TILE-Gx Series / Tilera

Corp., 2012. URL: http://www.mellanox.com/repository/solutions/tile-

scm/docs/UG130-ArchOverview-TILE-Gx.pdf(дата обращения: 24.07.2019).

123. S.R. Vangal, J. Howard [et al]. An 80-Tile Sub-100-W TeraFLOPS Proces­sor in 65-nm CMOS // IEEE J. Solid-State Circ., Vol. 43, no. 1, pp. 29-41, Jan. 2008.

124. Z. Wang. VLSI. - InTech, 2010. - 464 p.

125. D. Wentzlaff, P. Griffin [et al]. On-Chip Interconnection Architecture of the Tile Processor // IEEE Micro, Vol. 27, no. 5, pp. 15-31, Sept.-Oct. 2007.

126. J. Wu, T. Srikanthan. Fast Reconfiguring Mesh-Connected VLSI Arrays / Proc. Int'l Symp. Circuits and Systems, ISCAS '04, 23-26 May 2004. Vol.2. pp. 949­952.

127. J. Wu, D. Xie, L. Tang, H. Wang. Cost Evaluation of Three-Dimensional Network-On-Chip / 2013 Fourth International Conference on Emerging Intelligent Data and Web Technologies, 9-11 Sept. 2013, pp. 133-136.

128. T. Ye, T.T. Lee, W. Hu. AWG-Based Non-Blocking Clos Networks // IEEE/ACM Trans. Networking, Vol. 23, no. 2, pp. 491-504, 2015.

129. Z. Yu, R. Xiao [et al]. A 16-Core Processor with Shared-Memory and Mes­sage-Passing Communications // IEEE Trans. Circ. Syst. I: Regular Papers, Vol. 61, no. 4, pp. 1081-1094, 2014.

130. Y. Zhang, J. Hu. A DFTR Router Architecture for 3D Network On Chip / 2010 3rd International Conference on Computer Science and Information Technology, 9-11 July 2010, pp. 337-342.

131. I.V. Zotov. Distributed Virtual Bit-Slice Synchronizer: A Scalable Hard­ware Barrier Mechanism for N-Dimensional Meshes // IEEE Trans. Comput., Vol. 59, no. 9, pp. 1187-1199, Sep. 2010.

132. D. Zydek, H. Selvaraj, L. Gewali. Synthesis of Processor Allocator for To­rus-Based Chip Multiprocessors / 2010 Seventh Int’l Conf, on Information Technology: New Generations, 2010. pp. 13-18.