<<
>>

Архитектура современных матричных СБИС-мультипроцессоров

Особенности архитектуры современных СБИС ММП хорошо иллюстриру­ются приборами Epiphany V фирмы Adapteva [112] и TILE-Gx фирмы Mellanox (изначально - компании Tilera, впоследствии прошедшей слияние с фирмой Mel- lanox) [122, 125].

СБИС-мультипроцессор Epiphany V реализуется по 16-нанометровой мик­роэлектронной технологии. Он состоит из массива процессоров размерностью 32 ? 32, взаимодействующих через высокоскоростную матричную коммуникаци­

онную сеть, и имеет физически распределенную, но логически разделяемую па­мять с 64-разрядной адресацией. Каждый узел мультипроцессора представляет собой RISC-процессор, поддерживающий 64-разрядные операции с плавающей точкой и способный работать под управлением отдельной операционной системы в режиме MIMD. Epiphany использует линейную кэш-память, доступную для чте­ния и записи всем процессорам системы.

На рис. 1.1 изображена обобщенная структура системы Epiphany V.

Рисунок 1.1. Обобщенная структура СБИС Epiphany V:

RISC CPU - процессорное ядро;

NOC - коммутационный узел;

MEMORY - локальная память

Использование четырех 128-разрядных настраиваемых портов ввода-вывода (South IO, North IO, West IO, East IO) позволяет объединять множество СБИС Epiphany в систему более высокого уровня иерархии. Результирующая СБИС- система может содержать до 1 миллиарда процессорных ядер и иметь емкость распределенной памяти до 1 петабайта (см. рис. 1.2).

14

Рисунок 1.2. Схема соединения СБИС Epiphany V в систему более высокого уровня интеграции

Особый интерес представляет коммуникационная подсистема мультипро­цессора Epiphany. В ее основе лежит матричная сеть пакетной коммутации emesh, объединяющая 3 независимых 136-разрядных сети, обеспечивающих раздельную передачу запросов чтения и записи.

Транслируемые в сети emesh пакеты имеют разрядность 136 бит и передаются между соседними процессорами за 1.5 такта (такие пакеты называют флитами [98]). Формат каждого пакета включает 64- разрядное поле данных, 64-разрядное поле адреса и 8-разрядное управляющее по­ле, причем поле данных в некоторых случаях может использоваться для передачи дополнительного адреса возврата. Маршрутизация пакетов осуществляется на ос­нове статического алгоритма XYZ-маршрутизации [64]. Коммутация пакетов в каждом процессоре обеспечивается коммутационным узлом с простыми FIFO- буферами и циклическим арбитром. Предусмотрена аппаратная блокировка поте­ри пакетов при высокой нагрузке на сеть.

Особенностью рассмотренных выше СБИС-мультипроцессоров Epiphany является использование относительно простых ядер, что позволило объединить свыше тысячи процессоров на кристалле. В отличие от Epiphany, мультипроцес­соры TILE корпорации Mellanox содержат «всего лишь» несколько десятков про­цессорных ядер, однако в случае TILE это высокопроизводительные трехконвей­ерные CISC-процессоры с двумя уровнями кэш-памяти каждый [122].

Линейка СБИС-систем TILE, выпускаемых в последние годы, охватывает 72-ядерные мультипроцессоры TILE-Gx8072 (содержащие 9 ? 8 ядер), 64-ядерные системы TILE64 и TILEPro64 (имеющие 8 ? 8 ядер), 36-ядерные приборы TILEPro36, TILE-Gx8036 (включающие 6 ? 6 ядер), 16-ядерные мультипроцессо­ры TILE-Gx8016 (объединяющие 4 ? 4 ядер) и 9-ядерные системы TILE-Gx8009 (содержащие 3 ? 3 ядер). С точки зрения архитектуры все указанные системы до­вольно близки друг к другу, поэтому изучить их особенности можно на примере одной СБИС.

Структурная организация СБИС-мультипроцессора TILE-Gx8036 приведена на рис. 1.3 [122, 125]. Прибор TILE-Gx8036 объединяет 36 процессорных ядер (ПЯ), взаимодействующих через матричную коммутационную сеть iMesh с кон­фигурацией 6 ? 6. Все ядра функционируют на частотах от 1 до 1.2 ГГц. Каждое ПЯ содержит 64-разрядный 3-конвейерный процессор, кэш-память двух уровней (объемом 32 и 256 кбайт соответственно), а также коммутационное устройство для подключения к среде iMesh.

Каждое ядро способно независимо работать под управлением автономной операционной системы или во взаимосвязи с другими ядрами под управлением мультипроцессорной версии Linux. В системе также имеется кэш-память третьего уровня объемом 9 Мбайт.

Коммуникационная подсистема TILE-Gx8036 представлена матричной се­тью iMesh. Сеть iMesh объединяет пять параллельно работающих высокоскорост­ных матричных сетей, имеющих суммарную пропускную способность 60 Тбит/сек. Аналогично сети emesh мультипроцессора Epiphany, сеть iMesh реали­зует параллельную передачу пакетов (флитов). Маршрутизация пакетов осу-

16 ществляется на основе метода cut-through-маршрутизации, что позволяет снизить время передачи пакета за 1 такт.

Рисунок 1.3. Структурная организация СБИС TILE-Gx8036

Мультипроцессор TILE-Gx8036 включает не только процессорные ядра с коммуникационной сетью, но и объединяет множество контроллеров памяти и интерфейсов ввода-вывода. В частности, прибор содержит два 72-разрядных кон­троллера синхронной динамической памяти DDR3, что дает возможность под­ключения до 512 Гбайт оперативной памяти. Имеется также 3 контроллера PCI

Express (PCIE), порт SPI, 4 порта I2C, 10 Gigabit Ethernet (XAUI), до 16 портов SGMII, отладочный интерфейс периферийного сканирования JTAG. Также систе­ма содержит модули шифрования и сжатия данных MiCA. Еще одной особенно­стью прибора TILE-Gx8036 является поддержка технологии динамического рас­пределенного кэша (Dynamic Distributed Cache - DDC), что позволяет реализовать когерентность кэш-памяти по всей матрице ядер на аппаратном уровне. Благодаря DDC, СБИС TILE-Gx8036 способна выполнять многопоточные приложения с раз­деляемой памятью как ccNUMA-мультипроцессор. Потребляемая мощность мультипроцессора TILE-Gx8036 составляет от 20 до 28 Вт.

1.3.

<< | >>
Источник: Мохаммед Ажмаль Джамиль Абдо. МЕТОД, АЛГОРИТМ И УСТРОЙСТВО КОММУТАЦИИ С ПАРАЛЛЕЛЬНО-КОНВЕЙЕРНОЙ ДИСПЕТЧЕРИЗАЦИЕЙ ПАКЕТОВ В МАТРИЧНЫХ МУЛЬТИПРОЦЕССОРАХ. Диссертация на соискание ученой степени кандидата технических наук. КУРСК - 2019. 2019

Еще по теме Архитектура современных матричных СБИС-мультипроцессоров:

  1. Коммутационные средства матричных СБИС-мультипроцессоров
  2. МЕТОДЫ И УСТРОЙСТВА КОММУТАЦИИ ПАКЕТОВ В МАТРИЧНЫХ МУЛЬТИПРОЦЕССОРАХ
  3. Концепция матричных мультипроцессоров
  4. Мохаммед Ажмаль Джамиль Абдо. МЕТОД, АЛГОРИТМ И УСТРОЙСТВО КОММУТАЦИИ С ПАРАЛЛЕЛЬНО-КОНВЕЙЕРНОЙ ДИСПЕТЧЕРИЗАЦИЕЙ ПАКЕТОВ В МАТРИЧНЫХ МУЛЬТИПРОЦЕССОРАХ. Диссертация на соискание ученой степени кандидата технических наук. КУРСК - 2019, 2019
  5. Право административных процедур и административно-процессуальное право в государствах Центральной Азии — краткий обзор современного состояния
  6. СОДЕРЖАНИЕ
  7. Выводы
  8. СПИСОК СОКРАЩЕНИЙ И УСЛОВНЫХ ОБОЗНАЧЕНИЙ
  9. ВВЕДЕНИЕ
  10. СПИСОК ЛИТЕРАТУРЫ
  11. ЗАКЛЮЧЕНИЕ
  12. Структура и формат передаваемых пакетов
  13. Список литературы
  14. Структурная модель устройства коммутации с параллельно­конвейерной диспетчеризацией пакетов
  15. Выводы
  16. Оценка аппаратной сложности коммутационного устройства
  17. СТРУКТУРНО-ФУНКЦИОНАЛЬНАЯ ОРГАНИЗАЦИЯ КОММУТАЦИОННОГО УСТРОЙСТВА С ПАРАЛЛЕЛЬНО­КОНВЕЙЕРНОЙ ДИСПЕТЧЕРИЗАЦИЕЙ ПАКЕТОВ
  18. Методика исследования характеристик коммутационного устройства
  19. Выводы по главе 2